Talk:触发器

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JK触发器的时序图画错了编辑

最新留言：8年前3条留言2人参与讨论

在第一个时钟信号CP=1时，由J、K的输入条件可知在该时钟周期J=0，K=1时，Q将被清0. 即在该周期内会发生一次空翻现象。时序图没有体现出这一点。—以上未簽名的留言由219.142.121.231（對話｜貢獻）於2015年3月18日加入。

(：)回應：抱歉这么久才发现阁下的问题。该问题在英文版已经提到。中文维基更新速度较慢，对话页也不受关注，请体谅。回到正题。如果是单纯的JK触发器的话确实会出现空翻的现象。给出的时序图其实是上升沿触发的JK触发器的时序图。--DYK新规辟谣进行时 2015年6月8日 (一) 14:51 (UTC)回复

@Alexander_Misel： JK触发器不是下降沿触发的吗？为什么图示是上升沿触发？元件示意图cp端尖三角外侧也应该有个半圆啊。见[1]--Antigng（留言） 2015年6月9日 (二) 11:33 (UTC)回复

@Antigng：确实我在数字电子线路中学到的JK触发器都是下降沿的。但英文版却给出了上升沿触发的JK示意图（CP输入引脚处没有“圈”），应该也有电路能够实现吧。图也是外国人画的。--DYK新规辟谣进行时 2015年6月9日 (二) 16:47 (UTC)回复

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